`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2021/12/01 19:12:19
// Design Name: 
// Module Name: test1011_sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module test1011_sim();
reg rst,clk,x;
wire out;

test1011 test(rst,clk,x,out);

initial begin
    rst=1;
    clk=1;
    x=0;
    #5 rst=0;
    #5 rst=1;
end
always #1 clk=~clk;
always #2 x=$random%2;
endmodule
